Seven Segment Interface with Tang Primer
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Updated
Jan 4, 2021 - Verilog
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seven-segments-display
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Complex Adder with Seven Segment Display
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Updated
Apr 24, 2018 - Verilog
Este projeto implementa um sistema modular com comunicação entre diferentes módulos, incluindo um gerador de Fibonacci, um contador de Timer, um controlador baseado em uma máquina de estados, e um módulo wrapper com buffer circular. O sistema é implementado em Verilog e simulado através de um Testbench.
wrapper fpga timer verilog fibonacci cache-storage cache-control hdl digital-design seven-segments-display seven-segment-display
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Updated
Mar 27, 2025 - Verilog
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